北京XILINXXC7K325T-2FFG676I

描述


This answer record discusses a known issue with the ChipScope Inserter tool in the 13.2 software, which fails when targeting a Virtex-7 device.


The ChipScope Inserter tool displays an error message similar to the one below:


Inserter fails with ICON core generation error
:WARNING:encore:175 -
Project options (family='virtex7', device='xc7v485t')


解决方案


If you are using v13.2 of the ChipScope Inserter tool, and targeting a Virtex-7 part, the tool will error and fail.


This is a known issue in the 13.2 software and will be resolved in 13.3. A patch is attached to this Answer Record.


The "readme" file that is included with the patch contains all the necessary information that you need to patch the inserter tool software.
系统开发
虽然使用 shell 和多个 IP 块对 FPGA 设计人员而言并非新概念，这种方法一般需要开发和仿真大量 RTL，多次整合数百
乃至数千独立信号以完成下列连接：
? shell 到验证 IP
? shell 到核设计 IP
? shell 到衍生核设计 IP
鉴于在传统 RTL 设计进程中使用这种方法会因设计和验证工作产生大量额外的工时 （而且如果是在文本编辑器中进
行，还容易发生错误），设计团队一般选择设计和集成所有内容。
Vivado IP 集成器能让这种方法成为可行，*传统的 RTL 文件手工编辑即可迅速完成 IP 集成工作。
使用这一方法具有下列关键特性：
? Vivado IP 目录
? IP 集成器与标准接口
系统分区
在典型设计中，位于设计边缘处的逻辑专门用于与外部器件连接，一般使用标准接口。这方面的实例有 DDR、千兆位
以太网、PCIe、HDMI、ADC/DAC 和 Aurora 接口。对同一家公司内的多种 FPGA 设计而言，这些接口和用于实现它们
的组件一般是标准的。
在高层次生产力设计方法中，该逻辑与核差异化逻辑彼此独立，被视为 shell。下图所示的即为 shell 块设计示例。下图
中心的阴影部分指出了可以添加差异化逻辑或 shell 验证 IP 的区域。
能够使用“IP 集成器与标准接口”介绍的高生产力集成功能
即便您较初只考虑一个设计，基于平台的方法让您能够在初始设计实现后轻松地创建衍生设计。
关于 shell 开发开发和验证的更详细说明请参见* 3 章"shell 开发"。
IP 设计
IP 开发流程的主要特性是它只包含能够区分产品与 shell 的 IP。
该设计 IP 非标准 IP，需要开发。大部分开发工作用于运行仿真，以验证设计能否提供正确的功能。通过排除不会给处于
开发中的新功能造成影响的标准块，能较大程度地降低这一工作量和缩短仿真运行时间。这些标准块应处于 shell 内。
下图展示了一个将设计 IP 添加到 shell 设计的完整系统演示。完成后的系统的关键特性之一在于它可以包含不同来源开
发的 IP，例如：
? 使用 Vivado HLS 由 C/C++ 生成的 IP
? 使用 System Generator 生成的 IP
? 使用 RTL 生成的 IP
? 赛灵思 IP
? 第三方 IP
在高生产力设计方法中，较显着的优势之一来自于 C 语言仿真的验证速度。从设计创建的角度来看，通过在开发过程
中集中仿真 C 语言块能够带来明显的生产力改善。
? 高速 C 语言仿真便于设计人员迅速开发和验证准确的解决方案。
? 同时仿真多个 C 语言块有助于彼此验证各自的输出。
? 如果把多个 C 语言 IP 结合到一个 C 语言仿真中能够产生更明显的总体生产力优势。
图 2-2 **表现了您在使用 C 语言 IP 时可能遇到的两难局面。块 U1、 U2 和 U3 是都属于 C 语言 IP，它们可以被组合
到单个**层 U123 中。与此类似，块 U6 和 U7 是可以组合到单个 IP 块 U67 中的 C 语言 IP。您可以选择下列两种方法
之一：
X-Ref Target - Figure 2-2
图 2-2：系统设计示例
Send Feedback
简介
大型平板显示器的质量测量等众多新型应用迫使机器视觉应用需要更高的相机分辨率和更高的帧速率，以满足量产需求。同样需要高分辨率、高速图像采集的其它应用包括半导体晶圆检验、PCB 检验和邮政包裹识别等。所有此类应用的扩展显着提高了带宽需求。由于机器视觉需求较其广泛，涵盖低端、中端和高端系统，因此本白皮书主要针对链路速度达到 10Gbps或更高总带宽的应用。此类系统的设计人员势必会遇到较具挑战性的技术障碍，而赛灵思 7 系列（包括Zynq?全可编程 SoC 平台）可利用功能强大的新技术解决上述挑战。本白皮书介绍的可扩展解决方案可为设计人员提供稳健可靠的系统平台，其性能已经过验证能够在长达 100 米的范围内处理**高像素速率。在打造新一代机器视觉连接技术时已经考虑到了整个系统设计的三大方面 ：成本、性能与功耗（包括远程供电与散热考虑因素）。本白皮书详细介绍的相关解决方案不仅可满足上述需求，同时能够让设计人员对于解决方案的使用寿命充满信心。赛灵思器件系列的长使用寿命在市场中众所周知，也就是说，赛灵思产品从较初投产到使用寿命结束的时间通常会**过 10 年。另外，本文介绍的所**器视觉解决方案的实现过程均符合公认的通信标准要求。在引入 Zynq-7000 全可编程 SoC 系列之后，设计人员现在可以在智能可编程器件中支持 10G+ 连接技术，此类器件能够运行广泛的高性能机器视觉软件，如 ：MVtec 的 HALCON。采用 Zynq 器件的可编程逻辑（PL）可为系统适当配置机器视觉软件和先进图像处理技术，以加速视觉处理，然后将此功能与Zynq 器件中的高性能 ARM? 双核 Cortex ? -A9 处理系统（PS）结合在一起。这种技术组合能够用于以下基于 Zynq 器件的紧凑型视觉系统应用 ：? 采用高性能 10G+ 连接功能的嵌入式接收器? * PC 的低功耗可定制嵌入式平台? 长使用寿命? 高效可编程平台 ：? Zynq 器件 PL 中的加速视觉处理 ? Zynq 器件 PS 中高达 1GHz 的高性能串行处理

对新设计方法的需求
在当今日益复杂的电子产品中使用的先进设计正在挑战器件密度、性能和功耗的极限，同时也使设计团队面临挑战，
要求他们必须在限定的预算内按时完成设计目标，获得机会窗口。
解决这些设计挑战的高效方法是把更多时间用于较高层次的描述，从而获得较快的验证时间和较大的生产力提升。
对新设计方法的需求在下图中得到充分体现。每个区域的面积代表设计流程中每个阶段的开发工作量的比例。
? 对传统 RTL 方法而言，大部分工作耗费在细节的实施工作上。
? 在高层次生产力设计方法中，大部分工作用于设计和验证您是否构建了正确的系统。
传统方法
传统设计开发首先是由有经验的设计人员估计如何用新技术实现自己的设计，完成寄存器传输级 (RTL) 的设计采集，通
过综合和布局布线执行一些尝试，确认自己的估计，然后继续开展其余部分的设计采集工作。一般完成这项工作的方
法是逐次综合每个块，以重复确认设计实现细节可接受。
确认设计能提供所需功能的主要方法是仿真该 RTL。尽管 RTL 描述方式具备位准确和周期准确的性质，但这种高度准
确性也使得仿真速度过慢且易出错误。
只有当设计中的所有块都已经采集到 RTL 中才能够对系统开展完整验证，往往会造成对 RTL 的调整。在系统中的全部
块验证完毕后，就可以集中布局布线，早期对时序和占位面积的估算准确性要么完全相符，要么会发现不准确的地方。
这也往往会导致对 RTL 的修改，重新启动系统的又一次验证和又一次再实现。
设计人员现在往往需要在给定项目中实现数十万行 RTL 代码，把大部分时间花在细节的实现工作上。如图 1-1 中所体
现，设计人员把更多时间花在实现设计上，而不是设计所有产品保持竞争力所必须的新颖创新的解决方案。
无论是采用更新的技术以提升性能，还是采用更缓慢的技术以提供更具竞争力的定价，都意味着大部分 RTL 必须重新
写入。设计人员必须重新实现寄存器间的大量逻辑。
高层次生产力设计方法指南
高层次生产力设计方法沿袭了较为传统的 RTL 方法的基本步骤，如图 1-1 所示。但是，它能够让设计人员把更多时间
花在设计增值解决方案上。高生产力方法的主要属性有：
? shell 概念，即把 I/O 外设和接口采集到独立的设计项目中，与差异化逻辑并行开发和验证。
? 使用基于 C 语言的 IP 仿真，让仿真速度与传统 RTL 仿真相比减少到数量级，为设计人员提供了设计理想解决方案
的时间。
? 运用赛灵思 Vivado? Design Suite，使用基于 C 语言的 IP 开发、 IP 重复使用和标准接口实现时序收敛的高度自
动化。
° 使用 Vivado IP 目录方便地重复使用您自己的块和组件级 IP，还能方便地获取已通过验证且已知能在该技术中
良好实现的赛灵思 IP。
高层次生产力设计方法中的所有步骤都能交互式地执行，或使用命令行脚本执行。所有手工交互的结果都可以保存到
脚本，实现从设计仿真直至 FPGA 编程的整个流程的完全自动化。根据您的设计和 RTL 系统级仿真的运行时间，该流
程可在电路板上生成 FPGA 比特流并测试设计，一般能在任何 RTL 设计仿真完成之前开展。
创建衍生设计时，还将得到更加明显的生产力提升。就像修改工具选项一样简单，基于 C 语言的 IP 与不同的器件、技
术和时钟速度可轻松对应。完全脚本化的流程加上通过 C 语言综合实现的自动时序收敛，意味着能够迅速地完成衍生
设计的验证和组合。

设计进程
下图显示了设计进程的各个步骤。
该设计流程中，* 2 章"系统设计"中描述的系统分区这一初始阶段后，几个后续步骤可以并行执行。
? shell 开发流程：通过使用 Vivado IP 集成器和 IP 目录， Vivado Design Suite 能实现快速高效的块级集成。系统性
能关键方面的很大一部分，包括详细接口创建、验证和管脚分配，可以独立到一个并行开发项目中，从而重点关
注。该流程详见* 3 章"shell 开发"。
? 基于 C 语言的 IP 开发：使用 RTL 仿真（取决于设计、主机等条件）完整的一帧视频需要大约一到两天时间。使用
C/C++ 执行同样比特级精度仿真只需大约 10 秒钟。基于 C 语言的开发流程带来的生产力改善不容忽视。该流程
详见* 4 章"基于 C 语言的 IP 开发"。
? 系统创建：运用 Vivado IP 集成器和 IP 目录，使用 shell 设计、原有 RTL IP、System Generator IP 和赛灵思 IP 就可
以把基于 C 语言的 IP 迅速结合到系统块设计中。自动化接口连接功能和系统创建的脚本化功能意味着系统在整个
IP 开发流程中能够迅速地反复生成。该流程详见* 5 章"系统集成"。
? 系统实现：使用经过验证的 shell 设计、自动为器件和时钟频率优化的基于 C 语言的 IP、现有的经验证的 IP，并
使用业界标准的符合 Arm AMBA? AXI4 协议的接口把它们全部连接起来，您就可以较大程度地节省花在设计收
敛上的时间。只需单击几次鼠标或是使用脚本化流程，就可以从系统块设计启动这*程。该流程详见* 5 章"
系统集成"。
? 系统验证：系统验证可以使用门级精度的 RTL 仿真和/或通过编程 FPGA 并在电路板上验证设计。由于 RTL 仿真用
于验证系统，而非开发过程中用于验证和设计的迭代性仿真，故在设计流程结束时只需要一次仿真。该流程详见
* 5 章"系统集成"。
简介
在您开始项目之前，一个重要前提是需要对系统的设计和组合方法有清晰的理解。在任何复杂的系统中都存在通向解
决方案的多条路径。这些路径由您的选择而定，包括创建什么样的完整 IP 块、重复使用哪些 IP 块、使用哪些工具和方
法验证 IP/集成 IP 到系统中以及使用什么工具和方法检验系统。
本章的目的是探讨您做出的系统分区选择和回顾 Vivado? Design Suite 中有助于系统开发流程自动化的关键特性。