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设计进程
下图显示了设计进程的各个步骤。
该设计流程中，*?2?章"系统设计"中描述的系统分区这一初始阶段后，几个后续步骤可以并行执行。
??shell?开发流程：通过使用?Vivado?IP?集成器和?IP?目录，?Vivado?Design?Suite?能实现快速高效的块级集成。系统性
能关键方面的很大一部分，包括详细接口创建、验证和管脚分配，可以独立到一个并行开发项目中，从而重点关
注。该流程详见*?3?章"shell?开发"。
??基于?C?语言的?IP?开发：使用?RTL?仿真（取决于设计、主机等条件）完整的一帧视频需要大约一到两天时间。使用
C/C++?执行同样比特级精度仿真只需大约?10?秒钟。基于?C?语言的开发流程带来的生产力改善不容忽视。该流程
详见*?4?章"基于?C?语言的?IP?开发"。
??系统创建：运用?Vivado?IP?集成器和?IP?目录，使用?shell?设计、原有?RTL?IP、System?Generator?IP?和赛灵思?IP?就可
以把基于?C?语言的?IP?迅速结合到系统块设计中。自动化接口连接功能和系统创建的脚本化功能意味着系统在整个
IP?开发流程中能够迅速地反复生成。该流程详见*?5?章"系统集成"。
??系统实现：使用经过验证的?shell?设计、自动为器件和时钟频率优化的基于?C?语言的?IP、现有的经验证的?IP，并
使用业界标准的符合?Arm?AMBA??AXI4?协议的接口把它们全部连接起来，您就可以较大程度地节省花在设计收
敛上的时间。只需单击几次鼠标或是使用脚本化流程，就可以从系统块设计启动这*程。该流程详见*?5?章"
系统集成"。
??系统验证：系统验证可以使用门级精度的?RTL?仿真和/或通过编程?FPGA?并在电路板上验证设计。由于?RTL?仿真用
于验证系统，而非开发过程中用于验证和设计的迭代性仿真，故在设计流程结束时只需要一次仿真。该流程详见
*?5?章"系统集成"。
AR#?47590
Zynq-7000?SoC,?XADC?-?On-Chip?Voltage?References?for?ADCs?are?not?accurate



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For?some?early?samples?of?Zynq-7020?devices,?the?on-chip?voltage?reference?for?the?XADC?was?not?trimmed?correctly?during?the?test?program.?


Only?the?Z-7020?9921?ESLAB?devices?(earliest?samples)?are?affected?by?this?errata?item


This?leads?to?inaccurate?voltage?and?temperature?measurements.?


The?external?voltage?references?can?be?used?for?accurate?measurements.?


Refer?to?the?XADC?Pinout?Requirements?figure?in?(UG480),?7?Series?FPGAs?XADC?Dual?12-Bit?1MSPS?Analog-to-Digital?Converter?User?Guide.?


Refer?to?(Xilinx?Answer?44971)?for?additional?information.


解决方案


Impact:?Major.


Work-around:?Use?an?external?reference?for?the?XADC.


Configurations?Affected:?Systems?that?use?XADC.


Device?Revision(s)?Affected:?Refer?to?(Xilinx?Answer?47916)?-?Zynq-7000?Design?Advisory?Master?Answer?Record.
AR#?64059
Using?Vivado?Simulation?Libraries?-?UNIMACRO?Library



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描述
解决方案
描述


When?you?instantiate?a?component?in?your?design,?the?simulator?must?reference?a?library?that?describes?the?functionality?of?the?component?to?ensure?proper?simulation.?


The?Xilinx?libraries?are?divided?into?categories?based?on?the?function?of?the?model.


You?must?specify?different?simulation?libraries?according?to?the?simulation?points.


This?article?describe?the?UNIMACRO?library?in?more?detail.
解决方案


The?UNIMACRO?library?is?used?in?behavioral?simulation?when?the?RTL?instantiates?device?macros.?


See?(UG953)?Vivado?Design?Suite?7?Series?FPGA?and?Zynq-7000?SoC?Libraries?Guide??for?a?list?of?device?macros.
The?macros?are?bound?to?device?primitives?based?on?macro?parameter?settings.?


Therefore?in?functional?simulation,?the?UNISIM?library?is?used?instead.


VHDL?UNIMACRO?Library
?
The?VHDL?UNIMACRO?library?is?located?at?/data/vhdl/src/unimacro.?


To?use?these?macros,?place?the?following?two?lines?at?the?beginning?of?each?file:
?
library?UNIMACRO;
use?UNIMACRO.Vcomponents.all;


You?must?also?compile?the?library?and?map?the?library?to?the?simulator.?


The?method?depends?on?the?simulator.


Verilog?UNIMACRO?Library
?
The?Verilog?UNIMACRO?library?is?located?at?/data/verilog/src/unimacro.
?
In?Verilog,?the?individual?library?modules?are?specified?in?separate?HDL?files.?


This?allows?the?-y?library?specification?switch?to?search?the?specified?directory?for?all?components?and?automatically?expand?the?library.


The?Verilog?UNIMACRO?library?does?not?need?to?be?specified?in?the?HDL?file?prior?to?using?the?module?as?is?required?in?VHDL.?


Verilog?is?case-sensitive,?so?ensure?that?UNIMACRO?macro?instantiations?adhere?to?an?uppercase?naming?convention,?for?example,?BRAM_TDP_MACRO.
?
If?you?use?precompiled?libraries,?use?the?correct?simulator?command-line?switch?to?point?to?the?precompiled?libraries.?


The?following?is?an?example?for?the?Vivado?simulator:
?
-L?unimacro_ver?-L?unisims_ver


The?UNISIM?library?is?also?pointed?to?because?the?UNIMACRO?models?instantiate?the?underlying?UNISIM?models.

访问技术文档和培训资料
在适当的时间获得正确的信息，对于及时设计收敛并确保整体设计成功而言十分重要。参考手册、用户指南、教程和
视频能够帮助您尽快掌握?Vivado?Design?Suite。本节为您列出了部分技术文档和培训资料的来源。
使用?Documentation?Navigator
Vivado?Design?Suite?配套提供赛灵思?Documentation?Navigator?（图?1-3），用于访问和管理全套赛灵思软/硬件文档、
培训资料和辅助材料。借助?Documentation?Navigator，您可查看赛灵思较新及过去的技术文档。您可通过版本、文档
类型或设计任务来过滤技术文档显示内容。结合搜索功能可帮助您快速找到正确的信息。?“Methodology?Guides”是技
术“Document?Types”下的过滤器之一，借助该过滤器，您几乎可以在瞬间找到任何的方法指南。
赛灵思通过?Documentation?Navigator，使用“Update?Catalog”功能，为您提供较新的技术文档。该功能可提醒您有可
用的目录更新内容，并提供有关文档的具体信息。赛灵思建议您在出现提醒时要更新目录，以使其保持较新。此外，
您可以为*的文档建立本地技术文档目录并对其进行管理。
Documentation?Navigator?中有一个“Design?Hub?View”标签。“Design?Hub”是指与设计活动（如应用设计约束、综合、
实现，以及编程和调试等）相关的文档集。文档和视频被纳入每个设计中心内，以简化相关领域的学习过程。每个设
计中心均包含“Getting?Started”?（快速入门）部分、?“Support?Resources”?（辅助性资料）部分?（包含该流程的?FAQ），
以及“Additional?Learning?Material”?（更多学习资料）。?“Getting?Started”部分可为新用户提供清晰的入门指导。对已经
熟悉该流程的用户来说，?“Key?Concept”和“FAQ”部分可能是他们比较感兴趣的内容，有助于他们获得?Vivado?Design
Suite?相关专业知识。
高层次生产力设计方法指南
高层次生产力设计方法沿袭了较为传统的?RTL?方法的基本步骤，如图?1-1?所示。但是，它能够让设计人员把更多时间
花在设计增值解决方案上。高生产力方法的主要属性有：
??shell?概念，即把?I/O?外设和接口采集到独立的设计项目中，与差异化逻辑并行开发和验证。
??使用基于?C?语言的?IP?仿真，让仿真速度与传统?RTL?仿真相比减少到数量级，为设计人员提供了设计理想解决方案
的时间。
??运用赛灵思?Vivado??Design?Suite，使用基于?C?语言的?IP?开发、?IP?重复使用和标准接口实现时序收敛的高度自
动化。
°?使用?Vivado?IP?目录方便地重复使用您自己的块和组件级?IP，还能方便地获取已通过验证且已知能在该技术中
良好实现的赛灵思?IP。
高层次生产力设计方法中的所有步骤都能交互式地执行，或使用命令行脚本执行。所有手工交互的结果都可以保存到
脚本，实现从设计仿真直至?FPGA?编程的整个流程的完全自动化。根据您的设计和?RTL?系统级仿真的运行时间，该流
程可在电路板上生成?FPGA?比特流并测试设计，一般能在任何?RTL?设计仿真完成之前开展。
创建衍生设计时，还将得到更加明显的生产力提升。就像修改工具选项一样简单，基于?C?语言的?IP?与不同的器件、技
术和时钟速度可轻松对应。完全脚本化的流程加上通过?C?语言综合实现的自动时序收敛，意味着能够迅速地完成衍生
设计的验证和组合。
系统开发
虽然使用?shell?和多个?IP?块对?FPGA?设计人员而言并非新概念，这种方法一般需要开发和仿真大量?RTL，多次整合数百
乃至数千独立信号以完成下列连接：
??shell?到验证?IP
??shell?到核设计?IP
??shell?到衍生核设计?IP
鉴于在传统?RTL?设计进程中使用这种方法会因设计和验证工作产生大量额外的工时?（而且如果是在文本编辑器中进
行，还容易发生错误），设计团队一般选择设计和集成所有内容。
Vivado?IP?集成器能让这种方法成为可行，*传统的?RTL?文件手工编辑即可迅速完成?IP?集成工作。
使用这一方法具有下列关键特性：
??Vivado?IP?目录
??IP?集成器与标准接口