深圳XILINXXCZU15EG-FFVB1156 原装现货

对新设计方法的需求

在当今日益复杂的电子产品中使用的先进设计正在挑战器件密度、性能和功耗的极限，同时也使设计团队面临挑战，

要求他们必须在限定的预算内按时完成设计目标，获得机会窗口。

解决这些设计挑战的高效方法是把更多时间用于较高层次的描述，从而获得较快的验证时间和较大的生产力提升。

对新设计方法的需求在下图中得到充分体现。每个区域的面积代表设计流程中每个阶段的开发工作量的比例。

? 对传统 RTL 方法而言，大部分工作耗费在细节的实施工作上。

? 在高层次生产力设计方法中，大部分工作用于设计和验证您是否构建了正确的系统。

传统方法

传统设计开发首先是由有经验的设计人员估计如何用新技术实现自己的设计，完成寄存器传输级 (RTL) 的设计采集，通

过综合和布局布线执行一些尝试，确认自己的估计，然后继续开展其余部分的设计采集工作。一般完成这项工作的方

法是逐次综合每个块，以重复确认设计实现细节可接受。

确认设计能提供所需功能的主要方法是仿真该 RTL。尽管 RTL 描述方式具备位准确和周期准确的性质，但这种高度准

确性也使得仿真速度过慢且易出错误。

只有当设计中的所有块都已经采集到 RTL 中才能够对系统开展完整验证，往往会造成对 RTL 的调整。在系统中的全部

块验证完毕后，就可以集中布局布线，早期对时序和占位面积的估算准确性要么完全相符，要么会发现不准确的地方。

这也往往会导致对 RTL 的修改，重新启动系统的又一次验证和又一次再实现。

设计人员现在往往需要在给定项目中实现数十万行 RTL 代码，把大部分时间花在细节的实现工作上。如图 1-1 中所体

现，设计人员把更多时间花在实现设计上，而不是设计所有产品保持竞争力所必须的新颖创新的解决方案。

无论是采用更新的技术以提升性能，还是采用更缓慢的技术以提供更具竞争力的定价，都意味着大部分 RTL 必须重新

写入。设计人员必须重新实现寄存器间的大量逻辑。

AR# 47590

Zynq-7000 SoC, XADC - On-Chip Voltage References for ADCs are not accurate

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解决方案

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For some early samples of Zynq-7020 devices, the on-chip voltage reference for the XADC was not trimmed correctly during the test program. 

Only the Z-7020 9921 ESLAB devices (earliest samples) are affected by this errata item

This leads to inaccurate voltage and temperature measurements. 

The external voltage references can be used for accurate measurements. 

Refer to the XADC Pinout Requirements figure in (UG480), 7 Series FPGAs XADC Dual 12-Bit 1MSPS Analog-to-Digital Converter User Guide. 

Refer to (Xilinx Answer 44971) for additional information.

解决方案

Impact: Major.

Work-around: Use an external reference for the XADC.

Configurations Affected: Systems that use XADC.

Device Revision(s) Affected: Refer to (Xilinx Answer 47916) - Zynq-7000 Design Advisory Master Answer Record.