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AR# 64059

Using Vivado Simulation Libraries - UNIMACRO Library

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描述

解决方案

描述

When you instantiate a component in your design, the simulator must reference a library that describes the functionality of the component to ensure proper simulation. 

The Xilinx libraries are divided into categories based on the function of the model.

You must specify different simulation libraries according to the simulation points.

This article describe the UNIMACRO library in more detail.

解决方案

The UNIMACRO library is used in behavioral simulation when the RTL instantiates device macros. 

See (UG953) Vivado Design Suite 7 Series FPGA and Zynq-7000 SoC Libraries Guide  for a list of device macros.

The macros are bound to device primitives based on macro parameter settings. 

Therefore in functional simulation, the UNISIM library is used instead.

VHDL UNIMACRO Library

The VHDL UNIMACRO library is located at <Vivado_Install_Dir>/data/vhdl/src/unimacro. 

To use these macros, place the following two lines at the beginning of each file:

library UNIMACRO;

use UNIMACRO.Vcomponents.all;

You must also compile the library and map the library to the simulator. 

The method depends on the simulator.

Verilog UNIMACRO Library

The Verilog UNIMACRO library is located at <Vivado_Install_Dir>/data/verilog/src/unimacro.

In Verilog, the individual library modules are specified in separate HDL files. 

This allows the -y library specification switch to search the specified directory for all components and automatically expand the library.

The Verilog UNIMACRO library does not need to be specified in the HDL file prior to using the module as is required in VHDL. 

Verilog is case-sensitive, so ensure that UNIMACRO macro instantiations adhere to an uppercase naming convention, for example, BRAM_TDP_MACRO.

If you use precompiled libraries, use the correct simulator command-line switch to point to the precompiled libraries. 

The following is an example for the Vivado simulator:

-L unimacro_ver -L unisims_ver

The UNISIM library is also pointed to because the UNIMACRO models instantiate the underlying UNISIM models.

高层次生产力设计方法指南

高层次生产力设计方法沿袭了较为传统的 RTL 方法的基本步骤，如图 1-1 所示。但是，它能够让设计人员把更多时间

花在设计增值解决方案上。高生产力方法的主要属性有：

? shell 概念，即把 I/O 外设和接口采集到独立的设计项目中，与差异化逻辑并行开发和验证。

? 使用基于 C 语言的 IP 仿真，让仿真速度与传统 RTL 仿真相比减少到数量级，为设计人员提供了设计理想解决方案

的时间。

? 运用赛灵思 Vivado? Design Suite，使用基于 C 语言的 IP 开发、 IP 重复使用和标准接口实现时序收敛的高度自

动化。

° 使用 Vivado IP 目录方便地重复使用您自己的块和组件级 IP，还能方便地获取已通过验证且已知能在该技术中

良好实现的赛灵思 IP。

高层次生产力设计方法中的所有步骤都能交互式地执行，或使用命令行脚本执行。所有手工交互的结果都可以保存到

脚本，实现从设计仿真直至 FPGA 编程的整个流程的完全自动化。根据您的设计和 RTL 系统级仿真的运行时间，该流

程可在电路板上生成 FPGA 比特流并测试设计，一般能在任何 RTL 设计仿真完成之前开展。

创建衍生设计时，还将得到更加明显的生产力提升。就像修改工具选项一样简单，基于 C 语言的 IP 与不同的器件、技

术和时钟速度可轻松对应。完全脚本化的流程加上通过 C 语言综合实现的自动时序收敛，意味着能够迅速地完成衍生

设计的验证和组合。