XILINXXC7VX5507-2FFG1158I 批量现货

Vivado IP 目录
Vivado IP 目录是任何使用 IP 和重复使用 IP 的方法的基干。图 2-3 展示了有关高层次生产力设计方法的设计进程的另一
种观点，主要展示了使用 IP 目录的位置和时间。
重要提示：使用 IP 目录是实现高层次生产力设计方法的关键。
IP 目录具有下列特性：
• 内含大约 200 个由赛灵思提供的 IP。如需了解更多信息，请参阅赛灵思 IP 页面 [参照 12]。
• 保存来自基于 C 语言的 IP 开发的输出。
• 能使用 System Generator、原有 RTL 和赛灵思合作伙伴 IP 加以强化。
• 内置大量接口 IP，支持使用原有 RTL Ip，在创建 shell 时广泛使用。
• 是系统集成过程中所有 IP 块的来源。
• 在系统集成和验证过程中提供 RTL 实现功能。
在 shell 开发过程中该 shell 可使用 IP 目录提供的 IP 在 IP 集成器中组合。其中可包括赛灵思提供的接口 IP （以太网、
VGA、CPRI、串行收发器等）、赛灵思合作伙伴提供的 IP、供 IP 目录使用的作为 IP 的原有 RTL 封装或是 Vivado HLS 和
System Generator 创建的 IP。
关于把原有 RTL 封装为 IP 的详情，请参阅 《Vivado Design Suite 教程：创建和封装定制 IP》 (UG1119) [参照 5]。
关于使用 System Generator 提供的 AXI 接口创建 IP 的详情，请参阅 《Vivado Design Suite 用户指南：使用 System
Generator 开展基于模型的 DSP 设计》 (UG897) [参照 6]。
Vivado HLS 的默认输出是用于 IP 目录的经封装 IP。详见“IP 封装”。
X-Ref Target - Figure 2-3
图 2-3：IP 目录与设计进程
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简介
大型平板显示器的质量测量等众多新型应用迫使机器视觉应用需要更高的相机分辨率和更高的帧速率，以满足量产需求。同样需要高分辨率、高速图像采集的其它应用包括半导体晶圆检验、PCB 检验和邮政包裹识别等。所有此类应用的扩展显著提高了带宽需求。由于机器视觉需求较其广泛，涵盖低端、中端和高端系统，因此本白皮书主要针对链路速度达到 10Gbps或更高总带宽的应用。此类系统的设计人员势必会遇到较具挑战性的技术障碍，而赛灵思 7 系列（包括Zynq®全可编程 SoC 平台）可利用功能强大的新技术解决上述挑战。本白皮书介绍的可扩展解决方案可为设计人员提供稳健可靠的系统平台，其性能已经过验证能够在长达 100 米的范围内处理**高像素速率。在打造新一代机器视觉连接技术时已经考虑到了整个系统设计的三大方面 ：成本、性能与功耗（包括远程供电与散热考虑因素）。本白皮书详细介绍的相关解决方案不仅可满足上述需求，同时能够让设计人员对于解决方案的使用寿命充满信心。赛灵思器件系列的长使用寿命在市场中众所周知，也就是说，赛灵思产品从较初投产到使用寿命结束的时间通常会**过 10 年。另外，本文介绍的所**器视觉解决方案的实现过程均符合公认的通信标准要求。在引入 Zynq-7000 全可编程 SoC 系列之后，设计人员现在可以在智能可编程器件中支持 10G+ 连接技术，此类器件能够运行广泛的高性能机器视觉软件，如 ：MVtec 的 HALCON。采用 Zynq 器件的可编程逻辑（PL）可为系统适当配置机器视觉软件和先进图像处理技术，以加速视觉处理，然后将此功能与Zynq 器件中的高性能 ARM® 双核 Cortex ™ -A9 处理系统（PS）结合在一起。这种技术组合能够用于以下基于 Zynq 器件的紧凑型视觉系统应用 ：• 采用高性能 10G+ 连接功能的嵌入式接收器• * PC 的低功耗可定制嵌入式平台• 长使用寿命• 高效可编程平台 ：◦ Zynq 器件 PL 中的加速视觉处理 ◦ Zynq 器件 PS 中高达 1GHz 的高性能串行处理
AR# 71692
Vivado - route_design fails to route GT REFCLK connections



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描述
解决方案
描述


My design which uses several Gigabit Transceivers receives the below Warnings during 'route_design':


Unroutable connection Types:
----------------------------
Checking all reachable nodes within 5 hops of driver and load


Unroute Type 1 : Site pin does not reach interconnect fabric


Type 1 : GTHE3_COMMON.MGTREFCLK0->0_REFCLKOUT0
-----Num Open nets: 2
-----Representative Net: Net[176] refclk_buf_0/CLK_A_SERDES
-----GTHE3_COMMON_X0Y0/MGTREFCLK0 -> GTHE3_COMMON_X0Y1/COM0_REFCLKOUT0
-----Driver Term: refclk_buf_0/IBUFDS_GTE3_CLK_A_P/gthe3_common_gen.GTHE3_COMMON_PRIM_INST/GTREFCLK00
Driver Pin does not reach Interconnect fabric within 5 hops.
Load Pin does not reach Interconnect fabric within 5 hops
...
...
Phase 8 Verifying routed nets
CRITICAL WARNING: [Route 35-54] Net: refclk_buf_0/CLK_A_SERDES is not completely routed.
Resolution: Run report_route_status for more information.
CRITICAL WARNING: [Route 35-54] Net: refclk_buf_1/CLK_B_SERDES is not completely routed.
Resolution: Run report_route_status for more information.
CRITICAL WARNING: [Route 35-54] Net: refclk_buf_0/CLK_C_SERDES is not completely routed.
Resolution: Run report_route_status for more information.
CRITICAL WARNING: [Route 35-54] Net: refclk_buf_1/CLK_D_SERDES is not completely routed.
Resolution: Run report_route_status for more information.
CRITICAL WARNING: [Route 35-7] Design has 8 unroutable pins, potentially caused by placement issues.


CRITICAL WARNING: [Route 35-1] Design is not completely routed. There are 4 nets that are not completely routed.



How can this be avoided?


解决方案


Vivado will attempt to use intelligent pin swapping to correctly map Transceiver input pins.


However, a limitation exists where pin swapping cannot be performed when the IBUFDS_GTE* and GT_COMMON cells are placed in adjacent clock regions.


To resolve the issue, make sure that either the correct Transceiver REFCLK pins are connected to, or that the IBUFDS_GTE* and GT_COMMON cells are constrained to the same clock region to allow for the pin swapping.
设计进程
下图显示了设计进程的各个步骤。
该设计流程中，* 2 章"系统设计"中描述的系统分区这一初始阶段后，几个后续步骤可以并行执行。
• shell 开发流程：通过使用 Vivado IP 集成器和 IP 目录， Vivado Design Suite 能实现快速高效的块级集成。系统性
能关键方面的很大一部分，包括详细接口创建、验证和管脚分配，可以独立到一个并行开发项目中，从而重点关
注。该流程详见* 3 章"shell 开发"。
• 基于 C 语言的 IP 开发：使用 RTL 仿真（取决于设计、主机等条件）完整的一帧视频需要大约一到两天时间。使用
C/C++ 执行同样比特级精度仿真只需大约 10 秒钟。基于 C 语言的开发流程带来的生产力改善不容忽视。该流程
详见* 4 章"基于 C 语言的 IP 开发"。
• 系统创建：运用 Vivado IP 集成器和 IP 目录，使用 shell 设计、原有 RTL IP、System Generator IP 和赛灵思 IP 就可
以把基于 C 语言的 IP 迅速结合到系统块设计中。自动化接口连接功能和系统创建的脚本化功能意味着系统在整个
IP 开发流程中能够迅速地反复生成。该流程详见* 5 章"系统集成"。
• 系统实现：使用经过验证的 shell 设计、自动为器件和时钟频率优化的基于 C 语言的 IP、现有的经验证的 IP，并
使用业界标准的符合 Arm AMBA® AXI4 协议的接口把它们全部连接起来，您就可以较大程度地节省花在设计收
敛上的时间。只需单击几次鼠标或是使用脚本化流程，就可以从系统块设计启动这*程。该流程详见* 5 章"
系统集成"。
• 系统验证：系统验证可以使用门级精度的 RTL 仿真和/或通过编程 FPGA 并在电路板上验证设计。由于 RTL 仿真用
于验证系统，而非开发过程中用于验证和设计的迭代性仿真，故在设计流程结束时只需要一次仿真。该流程详见
* 5 章"系统集成"。
描述


This answer record discusses a known issue with the ChipScope Inserter tool in the 13.2 software, which fails when targeting a Virtex-7 device.


The ChipScope Inserter tool displays an error message similar to the one below:


Inserter fails with ICON core generation error
:WARNING:encore:175 -
Project options (family='virtex7', device='xc7v485t')


解决方案


If you are using v13.2 of the ChipScope Inserter tool, and targeting a Virtex-7 part, the tool will error and fail.


This is a known issue in the 13.2 software and will be resolved in 13.3. A patch is attached to this Answer Record.


The "readme" file that is included with the patch contains all the necessary information that you need to patch the inserter tool software.