广州XILINXXCZU15EG-FFVB1156 原装现货

设计进程
下图显示了设计进程的各个步骤。
该设计流程中，* 2 章"系统设计"中描述的系统分区这一初始阶段后，几个后续步骤可以并行执行。
? shell 开发流程：通过使用 Vivado IP 集成器和 IP 目录， Vivado Design Suite 能实现快速高效的块级集成。系统性
能关键方面的很大一部分，包括详细接口创建、验证和管脚分配，可以独立到一个并行开发项目中，从而重点关
注。该流程详见* 3 章"shell 开发"。
? 基于 C 语言的 IP 开发：使用 RTL 仿真（取决于设计、主机等条件）完整的一帧视频需要大约一到两天时间。使用
C/C++ 执行同样比特级精度仿真只需大约 10 秒钟。基于 C 语言的开发流程带来的生产力改善不容忽视。该流程
详见* 4 章"基于 C 语言的 IP 开发"。
? 系统创建：运用 Vivado IP 集成器和 IP 目录，使用 shell 设计、原有 RTL IP、System Generator IP 和赛灵思 IP 就可
以把基于 C 语言的 IP 迅速结合到系统块设计中。自动化接口连接功能和系统创建的脚本化功能意味着系统在整个
IP 开发流程中能够迅速地反复生成。该流程详见* 5 章"系统集成"。
? 系统实现：使用经过验证的 shell 设计、自动为器件和时钟频率优化的基于 C 语言的 IP、现有的经验证的 IP，并
使用业界标准的符合 Arm AMBA? AXI4 协议的接口把它们全部连接起来，您就可以较大程度地节省花在设计收
敛上的时间。只需单击几次鼠标或是使用脚本化流程，就可以从系统块设计启动这*程。该流程详见* 5 章"
系统集成"。
? 系统验证：系统验证可以使用门级精度的 RTL 仿真和/或通过编程 FPGA 并在电路板上验证设计。由于 RTL 仿真用
于验证系统，而非开发过程中用于验证和设计的迭代性仿真，故在设计流程结束时只需要一次仿真。该流程详见
* 5 章"系统集成"。
简介
大型平板显示器的质量测量等众多新型应用迫使机器视觉应用需要更高的相机分辨率和更高的帧速率，以满足量产需求。同样需要高分辨率、高速图像采集的其它应用包括半导体晶圆检验、PCB 检验和邮政包裹识别等。所有此类应用的扩展显着提高了带宽需求。由于机器视觉需求较其广泛，涵盖低端、中端和高端系统，因此本白皮书主要针对链路速度达到 10Gbps或更高总带宽的应用。此类系统的设计人员势必会遇到较具挑战性的技术障碍，而赛灵思 7 系列（包括Zynq?全可编程 SoC 平台）可利用功能强大的新技术解决上述挑战。本白皮书介绍的可扩展解决方案可为设计人员提供稳健可靠的系统平台，其性能已经过验证能够在长达 100 米的范围内处理**高像素速率。在打造新一代机器视觉连接技术时已经考虑到了整个系统设计的三大方面 ：成本、性能与功耗（包括远程供电与散热考虑因素）。本白皮书详细介绍的相关解决方案不仅可满足上述需求，同时能够让设计人员对于解决方案的使用寿命充满信心。赛灵思器件系列的长使用寿命在市场中众所周知，也就是说，赛灵思产品从较初投产到使用寿命结束的时间通常会**过 10 年。另外，本文介绍的所**器视觉解决方案的实现过程均符合公认的通信标准要求。在引入 Zynq-7000 全可编程 SoC 系列之后，设计人员现在可以在智能可编程器件中支持 10G+ 连接技术，此类器件能够运行广泛的高性能机器视觉软件，如 ：MVtec 的 HALCON。采用 Zynq 器件的可编程逻辑（PL）可为系统适当配置机器视觉软件和先进图像处理技术，以加速视觉处理，然后将此功能与Zynq 器件中的高性能 ARM? 双核 Cortex ? -A9 处理系统（PS）结合在一起。这种技术组合能够用于以下基于 Zynq 器件的紧凑型视觉系统应用 ：? 采用高性能 10G+ 连接功能的嵌入式接收器? * PC 的低功耗可定制嵌入式平台? 长使用寿命? 高效可编程平台 ：? Zynq 器件 PL 中的加速视觉处理 ? Zynq 器件 PS 中高达 1GHz 的高性能串行处理

访问技术文档和培训资料
在适当的时间获得正确的信息，对于及时设计收敛并确保整体设计成功而言十分重要。参考手册、用户指南、教程和
视频能够帮助您尽快掌握 Vivado Design Suite。本节为您列出了部分技术文档和培训资料的来源。
使用 Documentation Navigator
Vivado Design Suite 配套提供赛灵思 Documentation Navigator （图 1-3），用于访问和管理全套赛灵思软/硬件文档、
培训资料和辅助材料。借助 Documentation Navigator，您可查看赛灵思较新及过去的技术文档。您可通过版本、文档
类型或设计任务来过滤技术文档显示内容。结合搜索功能可帮助您快速找到正确的信息。 “Methodology Guides”是技
术“Document Types”下的过滤器之一，借助该过滤器，您几乎可以在瞬间找到任何的方法指南。
赛灵思通过 Documentation Navigator，使用“Update Catalog”功能，为您提供较新的技术文档。该功能可提醒您有可
用的目录更新内容，并提供有关文档的具体信息。赛灵思建议您在出现提醒时要更新目录，以使其保持较新。此外，
您可以为*的文档建立本地技术文档目录并对其进行管理。
Documentation Navigator 中有一个“Design Hub View”标签。“Design Hub”是指与设计活动（如应用设计约束、综合、
实现，以及编程和调试等）相关的文档集。文档和视频被纳入每个设计中心内，以简化相关领域的学习过程。每个设
计中心均包含“Getting Started” （快速入门）部分、 “Support Resources” （辅助性资料）部分 （包含该流程的 FAQ），
以及“Additional Learning Material” （更多学习资料）。 “Getting Started”部分可为新用户提供清晰的入门指导。对已经
熟悉该流程的用户来说， “Key Concept”和“FAQ”部分可能是他们比较感兴趣的内容，有助于他们获得 Vivado Design
Suite 相关专业知识。

AR# 64059
Using Vivado Simulation Libraries - UNIMACRO Library



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描述
解决方案
描述


When you instantiate a component in your design, the simulator must reference a library that describes the functionality of the component to ensure proper simulation.


The Xilinx libraries are divided into categories based on the function of the model.


You must specify different simulation libraries according to the simulation points.


This article describe the UNIMACRO library in more detail.
解决方案


The UNIMACRO library is used in behavioral simulation when the RTL instantiates device macros.


See (UG953) Vivado Design Suite 7 Series FPGA and Zynq-7000 SoC Libraries Guide for a list of device macros.
The macros are bound to device primitives based on macro parameter settings.


Therefore in functional simulation, the UNISIM library is used instead.


VHDL UNIMACRO Library

The VHDL UNIMACRO library is located at /data/vhdl/src/unimacro.


To use these macros, place the following two lines at the beginning of each file:

library UNIMACRO;
use UNIMACRO.Vcomponents.all;


You must also compile the library and map the library to the simulator.


The method depends on the simulator.


Verilog UNIMACRO Library

The Verilog UNIMACRO library is located at /data/verilog/src/unimacro.

In Verilog, the individual library modules are specified in separate HDL files.


This allows the -y library specification switch to search the specified directory for all components and automatically expand the library.


The Verilog UNIMACRO library does not need to be specified in the HDL file prior to using the module as is required in VHDL.


Verilog is case-sensitive, so ensure that UNIMACRO macro instantiations adhere to an uppercase naming convention, for example, BRAM_TDP_MACRO.

If you use precompiled libraries, use the correct simulator command-line switch to point to the precompiled libraries.


The following is an example for the Vivado simulator:

-L unimacro_ver -L unisims_ver


The UNISIM library is also pointed to because the UNIMACRO models instantiate the underlying UNISIM models.